后端开发需要学什么（主要工作内容是什么）

近年来IC行业越来越火热，不少企业纷纷加大研发、扩产和建厂，对IC高端人才的需求量非常大。尤其是数字后端设计工程师，成了很多企业的“香饽饽”。

想成为IC后端工程师得会啥？

现阶段由于数字验证的平台有很多种，主要的平台有：

纯Verilog平台

SystemC

纯C/C++ (CPU验证)

纯UVM平台

UVM+C/C++平台

其他语言混合平台（Matlab等）

每个平台必备的技能有所不同，但如果你能全部掌握这些技能，那么你就离技术大佬不远了。

由于验证工程师需要编程，所以掌握编程语言也是必须的，比如掌握下面知识就显得比较重要：

Verilog

C/C++

Systemverilog

UVM

脚本语言：

Shell

Makefile

Perl

Python

除了这些外，熟悉一些协议和架构，也是有很大帮助的，比如：

ARM架构

AXI/AHB协议

MIPI协议

DDR协议等等

数字后端设计工程师要做什么？

（1）逻辑综合（Synthesis）

主要负责将RTL code转换为实际后端使用的netlist网表， 一个好的网表对布局布线的工作起到决定性作用。要尽可能做到performance， power， area的优化。尤其是现如今的一些要求高性能的设计，对综合的要求非常高。

综合质量很大一定程度上取决于综合软件的性能，业界流行的两个综合工具是Synopsys的Design Compiler和cadence的Genus，熟练的掌握两个工具的使用方法是综合工作的一个基本条件。

（2）布局布线（PD）

布局布线是数字后端中占比最大的工作，主要负责netlist到GDSII的转化过程，步骤包括Floorplan，Place，CTS，Optimize，Route，ECO等，确保自己负责的模块满足时序还有物理制造的要求。同时，需要协同其他工程师，及时提供他们需要的文件，比如def、 spef、网表等，是数字后端中最核心的工作。

布局布线对工具的依赖程度较强，而且工具操作相对来说较为复杂。业界较为常用的是cadence的Innovus软件和Synopsys的ICC，掌握这两大工具的使用需要花费一定的时间。

（3）静态时序分析（STA）

静态时序分析简称为STA，时序验证分析是数字后端中的重要一块内容，芯片需要满足各种corner下面的setup，hold时序要求以及其他的transition， capacitance， noise等要求。STA需要制定整个芯片的sdc约束文件，选择芯片需要signoff的corner以及全芯片的timing eco流程。是一份难度要求很高的工作。

静态时序分析通常通常需要掌握Synopsys的primetime以及cadence的tempus两大软件的使用方法。

（4）物理验证（PV）

物理验证也是tape out前的一项重要事项。如果物理验证有错，那芯片生产就会失败。在布局布线工具中，软件只能检查到金属层上的物理违反，而真正的物理验证需要检查到器件底层（base layer）。

因此，物理验证需要将金属层和底层金属合并到一起，进行全芯片的drc检查。同时，还需要做全芯片的LVS（版图与原理图一致性检查），ERC（电气规则检查）。确保芯片没有任何物理设计规则违反。

物理验证一般在mentor公司的calibre中进行，是业界标准的物理验证工具。

（5）功耗分析（PA）

功耗分析也是芯片signoff的重要一大块，随着现在芯片的规模越来越大，功耗在芯片的中的地位也越来越高。功耗分析的两大任务是分析IR drop（电压降）和EM（电迁移）。及时将结果反馈给布局布线任务组，让他们及时修改后端设计图，解决设计中潜在的问题。

一般功耗分析使用的工具有Ansys公司的redhawk，以及cadence公司的voltus和synopsys公司的ptpx。

发展现状

**国内：**数字IC的发展，相对于RFIC和模拟IC要好很多，其中不乏有一些非常优秀的企业：比如华为海思、展讯等等，都设计出了非常不错的数字芯片或者SOC解决方案，发展迅猛；

**国外：**高科技数字核心芯片技术，还是在国外大佬手上，比如Intel、ARM、TI、Samsung等等，他们掌握了CPU、GPU、DSP等高端数字芯片的设计，并且引领了CMOS制程沿着摩尔定律的发展；

职业前景

IC数字后端设计工程师不像是传统制造业一样越老前景会越差，相反随着科技的发展，IC数字后端设计工程师会变得越来越吃香。

IC数字后端设计工程师职业前景非常可观，薪资待遇好。现在正是入行的好时机，未来的门槛只会越来越高，所以感兴趣的同学一定不要错过。